課程資訊
課程名稱
系統晶片驗證
Soc Verification 
開課學期
111-2 
授課對象
重點科技研究學院  積體電路設計與自動化碩士學位學程  
授課教師
黃鐘揚 
課號
EEE5023 
課程識別碼
943 U0250 
班次
 
學分
3.0 
全/半年
半年 
必/選修
選修 
上課時間
星期三2,3,4(9:10~12:10) 
上課地點
博理113 
備註
總人數上限:100人 
 
課程簡介影片
 
核心能力關聯
核心能力與課程規劃關聯圖
課程大綱
為確保您我的權利,請尊重智慧財產權及不得非法影印
課程概述

課程目標
待補 
課程要求
待補 
預期每週課後學習時數
 
Office Hours
 
指定閱讀
待補 
參考書目
待補 
評量方式
(僅供參考)
   
課程進度
週次
日期
單元主題
第1週
  00. Class Intro
01. Intro to Design Verification 
第2週
  01. Intro to Design Verification
02. Formal Modeling and Property Spec  
第3週
  03. Introduction to BDD 
第4週
  04. Advanced BDD Techniques 
第5週
  04. Advanced BDD Techniques
05. BDD-Based Verification 
第6週
  05. BDD-Based Verification
06. Introduction to SAT  
第7週
  06. Introduction to SAT 
第8週
  07. Advanced SAT Techniques 
第9週
  07. Advanced SAT Techniques
08. Bounded Model Checking 
第10週
  09. Unbounded Model Checking 
第11週
  10. Property Directed Reachability 
第12週
  10. Property Directed Reachability
11. SAT-Assisted Synthesis 
第13週
  11. SAT-Assisted Synthesis 
第14週
  12. From SAT to Optimization 
第15週
  13-1 Liveness Property Checking
13-2 Satisfiability Modulo Theories 
第16週
  端午節 / Final Exam 
第17週
  Final Week (No class)  
第18週
  Final Project Due (06/13)